Accueil > Recherche > Étudiants/Post-docs > Amaury Graillat (PhD)

Amaury Graillat (PhD)

Code Generation for Multi-Core Processor with Hard Real-Time Constraints

jeudi 1er décembre 2016

Années: 2015, 2016, 2017, 2018 (CIFRE Ph. D)
Co-encadrant: Pascal Raymond
Sujet: Code Generation for Multi-Core Processor with Hard Real-Time Constraints
Résumé:

La plupart des systèmes critiques sont dits « temps-réel dur » puisqu’ils requièrent des garanties temporelle fortes. Ces systèmes sont de plus en plus complexes et les processeurs mono-cœurs traditionnels ne sont plus assez puissants. Les multi-cœurs et les pluri-cœurs sont des alternatives plus puissantes, cependant ils contiennent des ressources partagées. Les accès concurrents à ces ressources provoquent des interférences qui doivent être prises en compte puisqu’elles rendent les délais d’accès non prédictibles. Pour les pluri-cœur, le réseau sur puce (NoC) doit être configuré pour éviter les interblocages et garantir des pires temps de traversée précis. Le MPPA2 de Kalray est un pluri-cœur avec de bonnes propriétés temporelles.Les langages Synchrones flot de données tels que Lustre ou Scade sont largement utilisés dans l’industrie aéronautique. Les programmes sont des réseaux de nœuds de calcul communicants. Nous présentons une méthode pour extraire le parallélisme des programmes Synchrones. Nous générons du code pour déployer les tâches parallèles sur la puce et pour implémenter les communications en mémoire partagée ou à travers le NoC. Notre solution permet la traçabilité du code. Elle est basée sur un modèle d’exécution dirigé par le temps où chaque tâche a une date de début. L’ordonnancement est statique et minimise les interférences grâce à l’utilisation de bancs mémoire. Une borne de pire temps d’exécution (WCET) est calculée. Elle inclut les interférences mémoire et les pires temps de traversée NoC. Nous générons la configuration du processeur qui permet une allocation équitable des bandes passantes sur le NoC, la garantie de temps de traversées bornés et la synchronisation des horloges. Enfin, nous appliquons notre outils sur des exemples de programmes aéronautiques et un exemple synthétique utilisant 64 cœurs.


2020

Journal articles

ref_biblio
Marc Boyer, Amaury Graillat, Benoît Dupont de Dinechin, Jörn Migge. Bounding the delays of the MPPA network-on-chip with network calculus: Models and benchmarks. Performance Evaluation, 2020, 143, pp.102124. ⟨10.1016/j.peva.2020.102124⟩. ⟨hal-03170466⟩
Accès au texte intégral et bibtex
https://hal.science/hal-03170466/file/dtis21044PostPrint-Article-2.pdf BibTex

2019

Journal articles

ref_biblio
Keryan Didier, Dumitru Potop-Butucaru, Guillaume Iooss, Albert Cohen, Jean Souyris, et al.. Correct-by-Construction Parallelization of Hard Real-Time Avionics Applications on Off-the-Shelf Predictable Hardware. ACM Transactions on Architecture and Code Optimization, 2019, 16 (3), pp.1-27. ⟨10.1145/3328799⟩. ⟨hal-02422789⟩
Accès au bibtex
BibTex

Conference papers

ref_biblio
Amaury Graillat, Claire Maiza, Matthieu Moy, Pascal Raymond, Benoît Dupont de Dinechin. Response Time Analysis of Dataflow Applications on a Many-Core Processor with Shared-Memory and Network-on-Chip. RTNS 2019 - 27th International Conference on Real-Time Networks and Systems, Nov 2019, Toulouse, France. pp.61-69, ⟨10.1145/3356401.3356416⟩. ⟨hal-02320463⟩
Accès au texte intégral et bibtex
https://hal.science/hal-02320463/file/rtns2019.pdf BibTex

Preprints, Working Papers, ...

ref_biblio
Marc Boyer, Amaury Graillat, Benoît Dupont de Dinechin, Jörn Migge. Comparing strategies to bound the latencies of the MPPA Network-on-Chipi (Extended version). 2019. ⟨hal-02122874⟩
Accès au texte intégral et bibtex
https://hal.science/hal-02122874/file/MPPA-NoC-WCTT.pdf BibTex
ref_biblio
Marc Boyer, Amaury Graillat, Benoît Dupont de Dinechin, Jörn Migge. Comparing strategies to bound the latencies of the MPPA NoC. 2019. ⟨hal-02099698⟩
Accès au texte intégral et bibtex
https://hal.science/hal-02099698/file/DTIS19057.1550750883.pdf BibTex

2018

Conference papers

ref_biblio
Amaury Graillat, Matthieu Moy, Pascal Raymond, Benoît Dupont de Dinechin. Parallel Code Generation of Synchronous Programs for a Many-core Architecture. DATE 2018 - Design, Automation and Test in Europe, Mar 2018, Dresden, Germany. pp.1139-1142, ⟨10.23919/DATE.2018.8342182⟩. ⟨hal-01667594v2⟩
Accès au texte intégral et bibtex
https://inria.hal.science/hal-01667594/file/date2018.pdf BibTex
ref_biblio
Marc Boyer, Benoît Dupont de Dinechin, Amaury Graillat, Lionel Havet. Computing Routes and Delay Bounds for the Network-on-Chip of the Kalray MPPA2 Processor. ERTS 2018 - 9th European Congress on Embedded Real Time Software and Systems, Jan 2018, Toulouse, France. ⟨hal-01707911⟩
Accès au texte intégral et bibtex
https://hal.science/hal-01707911/file/Version-Finale.pdf BibTex

Reports

ref_biblio
Keryan Didier, Dumitru Potop-Butucaru, Guillaume Iooss, Albert Cohen, Jean Souyris, et al.. Efficient parallelization of large-scale hard real-time applications. [Research Report] RR-9180, INRIA Paris. 2018. ⟨hal-01810176v2⟩
Accès au texte intégral et bibtex
https://inria.hal.science/hal-01810176/file/RR-9180.pdf BibTex

Theses

ref_biblio
Amaury Graillat. Génération de code pour un many-core avec des contraintes temps réel fortes. Langage de programmation [cs.PL]. Université Grenoble Alpes, 2018. Français. ⟨NNT : 2018GREAM063⟩. ⟨tel-02069346⟩
Accès au texte intégral et bibtex
https://theses.hal.science/tel-02069346/file/GRAILLAT_2018_archivage.pdf BibTex

2017

Reports

ref_biblio
Keryan Didier, Albert Cohen, Adrien Gauffriau, Amaury Graillat, Dumitru Potop-Butucaru. Sheep in wolf's clothing: Implementation models for data-flow multi-threaded software. [Research Report] RR-9057, Inria Paris. 2017, pp.31. ⟨hal-01509314⟩
Accès au texte intégral et bibtex
https://inria.hal.science/hal-01509314/file/RR-9057.pdf BibTex

Documents joints


Valid XHTML 1.0 Transitional
SPIP | | Plan du site | Suivre la vie du site RSS 2.0
Habillage visuel © styleshout sous Licence Creative Commons Attribution 2.5 License