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[Stage Ingénieur] Prototypage de stratégies de génération de code pour des outils de synthèse matérielle de haut niveau (HLS)

Monday 18 September 2017

Résumé:

Depuis le début des années 2000, la limite de miniaturisation des transistors force à multiplier les unités de calcul (processeurs, processeurs spécialisés) des superordinateurs pour améliorer les performances, ce qui augmente la consommation énergétique et donc le coût du calcul dans des proportions qui ne sont plus tenables. De nouveaux paradigmes de calcul basse consommation doivent être inventés. Une solution est de cabler directement les algorithmes principaux du calcul sur des circuits reconfigurables FPGA (Field Programmable Gate Array). Pour exécuter une application sur des FPGA, de nombreux verrous doivent être levés, dont la traduction automatique d’un algorithme de calcul en un circuit efficace (HLS, High-level synthesis).

La traduction d’un programme en circuit se fait en deux étapes. Tout d’abord, le front-end produit une représentation intermédiaire adaptée à la synthèse de circuit, typiquement un réseau de processus qui capture le parallélisme de l’application et les communications entre unités parallèles. Ensuite, le back-end traduit chaque composant du réseau de processus en matériel en assurant une bonne réutilisation des ressources.

L’équipe CASH nouvellement créée travaille sur des approches innovantes d’extraction du parallélisme vers une représentation intermédiaire. La génération de code finale vers le FPGA est déléguée à un outil de synthèse externe : nous outils sont donc des compilateurs dits « source-to-source », qui lisent du code C séquentiel, en extraient le parallélisme, puis génèrent du code qui explicite le parallélisme.

Le but du stage est d’expérimenter plusieurs stratégies de génération de code C à partir de réseau de processus. Le code C produit correspond à l’entrée d’un outil de HLS existant.

Détails du sujet: Voir la pièce-jointe.

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  • 18 September 2017
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