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[Master 2 Recherche] Composition d’ordonnancements parallèles

Monday 18 September 2017

Résumé:

Depuis le début des années 2000, la limite de miniaturisation des transistors force à multiplier les unités de calcul (processeurs, processeurs spécialisés) des superordinateurs pour améliorer les performances. De nombreux verrous doivent être levés, comme la distribution efficace d’une application sur les unités de calcul. Pour cela, l’application doit être divisée en unités à exécuter en parallèle et les communications entre unités doivent être réglées. Il existe des algorithmes capables de paralléliser automatiquement des noyaux de calcul intensifs comme les opérations matricielles.

L’équipe CASH nouvellement créée travaille sur des approches innovantes d’extraction du parallélisme vers une représentation intermédiaire avec pour objectif la production de code efficace pour accélérateurs matériels de type FPGA. Nos outils sont des compilateurs dits « source-to-source », qui lisent du code C séquentiel, en extraient le parallélisme, puis génèrent du code qui explicite le parallélisme.

L’objectif de ce stage est d’expérimenter les stratégies de passage à l’échelle d’un algorithme de parallélisation. On suppose le noyau divisé en plusieurs sous-noyaux pour lesquels la parallélisation est possible. Le but du stage est de trouver une façon de composer les parallélisations des sous-noyaux pour produire une parallélisation globale à la fois correcte et efficace.

Détails du sujet: Voir la pièce-jointe.

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  • 18 September 2017
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